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    • 专利摘要:

    公开号:WO1992002956A1
    申请号:PCT/JP1991/001051
    申请日:1991-08-06
    公开日:1992-02-20
    发明作者:Akira Fujisawa
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書 半導体装置とその製造方法 技術分野
    [0002] 本発明は半導体記憶素子、 より詳しく は、 電気的に分極可能な 強誘電性の層を基質とする不揮発性半導体装置の構造と製造方法 に関する。
    [0003] 背景技術
    [0004] 電気的に分極可能な層に基づく記憶装置が 5 0年代の初期以来 開発されている。
    [0005] 情報は上下の側の対応する電極に対して （通常の半導体装置の の場合には行及び列番地に対応して） 電圧を与え、 それによつて これらの電極の交点の領域を分極させることによって記億せさる こ とができた。 また読み出し過程は例えば特定のメモ リ領域の圧 電あるいは焦電的な活性化によりまたは破壊的な読み出しによつ て行なう こ とが出来る。 さらに強誘電体の有する残留分極によつ て情報は外部電源を共耠するこ となく永久に保持するこ とが可能 である。 しかしながら周辺装置すなわち情報の書き込み及び読み 出しのために必要な電子制御装置が比較的複雑であり大きなァク セス時間を要するこ とが判明した。 従って 7 0年代の終わりにお いては強誘電性記憶素子を制御モジユールに対して直接にまたは これと共に集積化するこ とが提案された。 （R. C . ク ッ ク， 米 国特許第 4 1 4 9 3 0 2号 （ 1 9 7 9 ) ) ·
    [0006] 最近では、 第 2図のような M I S型半導体装置に積層した構造 の記憶装置が I E DM' 8 7 p p. 8 5 0 - 8 5 1 に提案されて いる。 第 2図において、 2 0 1 は P型シリ コン基板、 2 0 2は素 子分離用の L 0 C 0 S酸化膜、 2 0 3、 2 0 4はそれぞれソース、 ドレイ ンとなる N型拡散層である。 2 0 5はゲー ト電極であり、 2 0 6は層間絶縁膜である。 2 0 8が強誘電体薄膜であり、 下部 電極 2 0 7 と上部電極 2 0 9により挟まれ、 キャパシタを構成し ている。
    [0007] 従来の製造方法においては 2 0 8の強誘電体薄膜は P b T i 03 か、 P ZT、 あるいは P L ZTであり、 その化学量論的組成に対 して鉛成分を適当量過剰に補償されたターゲッ トをもちいたスバッ 夕 リ ング法かあるいは、 前記強誘電体を構成する成分を含む溶液 をスピンコー トするこ とにより、 2 0 7にしめず、 下部電極上に 形成されていた。 ところが、 第 2図に示すように容量素子は、 シ リ コン基板上に形成された M I S型トランジス夕上に層間絶縁膜 を介して形成されており、 その層間絶縁膜はゲー ト電極 2 0 5や L O C O S 2 0 2によつて段差を持っていることは言う までもな い。 容量素子の電気的特性についてはそれを形成する誘電体の膜 厚が大きな影響を与えることは周知の事実である。 従って膜厚の 均一性がよい強誘電性薄膜を形成することが一つの重要な課題と なる。
    [0008] 第 3図にスパッ夕 リ ング法により、 段差上に強誘電性薄膜を形 成した場合の断面図を示す。
    [0009] この場合、 層間絶縁膜 3 0 1 に段差が与えられた場合、 スパッ 夕 リ ング法による薄膜形成上の特徴から強誘電性薄膜 3 0 3は段 差部 aの部分だけ膜厚が小さ く なつてしまう。 膜厚の小さい部分 は他の部分に比べ電界強度が大き く なるため信頼性上問題となる また、 段差部の膜厚を稼ぐため全体の膜厚を大き くすれば分極反 転特性が低下する。
    [0010] 第 4図にスピンコー ト法により、 段差上に強誘電性薄膜を形成 した場合の断面図を示す。
    [0011] この場合層間絶縁膜 4 0 1 に段差が与えられた場合、 スピンコ ― ト法による薄膜形成上の特徴から強誘電性薄膜の溶剤 4 0 3 は 段差部に集中してしまう。
    [0012] 以上の問題点を考慮して容量素子の形成領域を M O S ト ラ ンジ ス夕上の平坦部分、 例えば L 0 C 0 S上に限定するこ とも可能で あるが、 この場合には容量素子の高集積化が制約され微細化が困 難となってしまう。
    [0013] そこで、 本発明の課題は、 段差部が与えられた場合においても 膜厚の均一性がよい強誘電性薄膜を形成するこ とにより、 高歩留 ま りで高品質かつ高信頼性な強誘電性の層を基質とする容量素子 が形成された半導体装置およびその製造方法を提供擦るものであ る 0 発明の開示
    [0014] 本発明における強誘電性の層を基質とする容量素子が形成され た半導体装置の製造方法においては、 半導体基板上に前記強誘電 性の層となる薄膜を形成する工程において、
    [0015] 前記強誘電性の薄膜をスパッタ リ ングによって形成する工程と、 前記強誘電性を構成する成分を含む溶剤をスピンコー トするこ と により形成する工程、 とを含むことを特徴とし、 段差部が存在しても膜厚の均一を、 強 誘電性薄膜を得るものである。 図面の簡単な説明
    [0016] 第 1 図は本発明の電気的に分極可能な強誘電性の層を基質とす る半導体記憶装置の段差部における容量素子の主要断面図を示す c 第 2図は従来の電気的に分極可能な強誘電性の層を基質とする 半導体記憶装置の主要断面図を示す。
    [0017] 第 3図はスパッタ リ ング法により、 段差上に強誘電性薄膜を形 成した場合の断面図を示す。
    [0018] 第 4図にスピンコー ト法により、 段差上に強誘電性薄膜を形成 した場合の断面図を示す。 発明を実施す ¾ための最良の形態
    [0019] 以下本発明を添付の図面並びに具体例を参照してさ らに詳細に 説明する。
    [0020] 第 1 図は本発明による半導体装置の段差部における容量素子の 主要断面図であり、 その好適な実施例を工程を追って説明する。
    [0021] まず、 通常の C M O Sを形成するプロセスを経た後に曆間絶縁 膜 1 0 1 を形成する。 層間絶縁膜としては例えば化学的気相成長 法により二酸化珪素を 5 0 0 0オングス トローム形成する。 つぎ に、 下部電極 1 0 2 となる例えばスパッ夕 リ ングにより 1 0 0 0 オングス トローム形成する。 次に本発明にかかる強誘電性の層と なる薄膜 1 0 3を例えばスパッ夕 リ ング法により 1 0 0 0 オン グス トローム形成する。 しかるのちに 2 0 0 0 — 6 0 0 0回転 Z分で回転させた基板上に 強誘電性を構成する成分を含む溶剤 2 - 3 ミ リ リ ッ トルを滴下す ることにより塗布する。 スピンコー ト法による薄膜形成上の特徴 から溶剤 1 0 4 はスパッタ リ ング法により形成した薄膜の段差部 でのカバレッジを補う ように形成される。 つぎに基板を 6 0度か ら 8 0度の雰囲気で乾燥させるこ とにより溶剤中の溶媒を揮発さ せる。 つぎに強誘電性の層となる薄膜 1 0 3， 1 0 4 に対して熱 処理を施し該薄膜を結晶化させる。 熱処理としては例えば酸素を 含む雰囲気中で 6 0 0で、 1 時間行なう。
    [0022] 次に上部電極 1 0 5 となる例えば白金、 あるいはアル ミ ニウム、 あるいはモリブデンを例えばスパッタ リ ング法により 3 0 0 0ォ ングス トローム成する。
    [0023] 以後例えばフ ォ ト リ ソ技術を用いて適当なパターン加工を行な レ、、 装置を作成して行く。
    [0024] 本実施例においてはスパッ夕 リ ングによる強誘電性の層となる薄 膜の形成の後にスピンコー ト法による形成を行なったがその時間 的順序が入れ替わっても何等問題の無いこ とは言う までもない。 産業上の利用可能性
    [0025] 以上述べたように本発明によれば、 強誘電性の層となる薄膜は、 薄膜の形成される表面の ドボグラフィーによらず均一な膜厚いで 形成するこ とが可能となったため、 高集積化、 微細化に伴い、 高 歩留まりで高品質かつ高信頼性の強誘電性の層を基質とする容量 素子が形成された半導体装置の製造が可能になった。
    权利要求:
    Claims 請求の範囲
    ( 1 ) 強誘電性の層を基質とする容量素子が形成された半導体装 置の前記強誘電性の層となる薄膜が少なく とも、
    スパッタ リ ングによって形成された薄膜と、 強誘電体を構成す る成分を含む溶液をス ピンコー トすることにより形成された薄膜- からなることを特徵とする半導体装置。
    ( 2 ) 強誘電性の層を基質とする容量素子が形成された半導体装 置の半導体装置基板上に前記強誘電性の層となる薄膜を形成する 工程において、
    '前記強誘電性の層となる薄膜をスパッタ リ ングによって形成す る工程と、
    前記強誘電体を構成する成分を含む溶液をスピンコー トするこ とにより形成する工程、
    を含むこ とを特徴とする半導体装置の製造方法。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    EP0495994A4|1992-11-04|
    JPH0499057A|1992-03-31|
    EP0495994A1|1992-07-29|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-02-20| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-02-20| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-05-04| WWE| Wipo information: entry into national phase|Ref document number: 1991913818 Country of ref document: EP |
    1992-07-29| WWP| Wipo information: published in national office|Ref document number: 1991913818 Country of ref document: EP |
    1993-06-07| WWW| Wipo information: withdrawn in national office|Ref document number: 1991913818 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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